Верилог је језик за опис хардвера (ХДЛ). То је језик који се користи за описивање дигиталног система као што је мрежни прекидач, микропроцесор, меморија или флип-флоп. Можемо описати било који дигитални хардвер користећи ХДЛ на било ком нивоу. Дизајни описани у ХДЛ-у су независни од технологије, веома лаки за пројектовање и отклањање грешака, и обично су кориснији од шема, посебно за велика кола.
Шта је Верилог?
Верилог је ЈЕЗИК ЗА ОПИС ХАРДВЕРА (ХДЛ), који се користи за описивање дигиталног система као што је мрежни прекидач или микропроцесор или меморија, флип-флоп.
Верилог је развијен да поједностави процес и учини ХДЛ робуснијим и флексибилнијим. Данас је Верилог најпопуларнији ХДЛ који се користи и практикује у целој индустрији полупроводника.
ХДЛ је развијен да побољша процес пројектовања омогућавајући инжењерима да опишу функционалност жељеног хардвера и омогућавају алатима за аутоматизацију да претворе то понашање у стварне хардверске елементе као што су комбинациона капија и секвенцијална логика.
Верилог је као и сваки други језик описа хардвера. Омогућава дизајнерима да дизајнирају дизајн по методологији одоздо према горе или одозго.
Верилог нивои апстракције
Верилог подржава дизајн на многим нивоима апстракције, као што су:
- Ниво понашања
- Ниво регистра-трансфера
- Ниво капије
Ниво понашања
Ниво понашања описује систем са конкурентним алгоритмима понашања. Сваки алгоритам је секвенцијалан, што значи да се састоји од скупа инструкција које се извршавају једну по једну. Функције, задаци и блокови су главни елементи. Нема обзира на структурну реализацију пројекта.
Регистер-Трансфер Левел
Дизајни који користе ниво регистра-трансфера специфицирају карактеристике кола користећи операције и пренос података између регистара.
Модерна дефиниција РТЛ кода је 'Сваки код који се може синтетизовати назива се РТЛ код'.
Ниво капије
Карактеристике система су описане логичким везама и њиховим временским својствима унутар логичког нивоа. Сви сигнали су дискретни сигнали. Могу имати само одређене логичке вредности (`0', `1', `Кс', `З`).
Корисне операције су унапред дефинисани логички примитиви (основне капије). Моделирање нивоа капије можда није права идеја за логички дизајн. Код нивоа капије се генерише помоћу алата као што су алати за синтезу, а његова нетлист се користи за симулацију на нивоу капије и позадину.
Историја Верилога
- Историја Верилог ХДЛ-а сеже у 1980-те када је компанија под називом Гатеваи Десигн Аутоматион развила логички симулатор, Верилог-КСЛ, и језик описа хардвера.
- Цаденце Десигн Системс је купио Гатеваи 1989. године и са њим права на језик и симулатор. Године 1990. Цаденце је језик ставио у јавно власништво, са намером да постане стандардни језик који није заштићен.
- Верилог ХДЛ сада одржава непрофитна организација Аццеллера, настала спајањем Опен Верилог Интернатионал (ОВИ) и ВХДЛ Интернатионал. ОВИ је имао задатак да језик прође кроз процедуру стандардизације ИЕЕЕ.
- У децембру 1995. Верилог ХДЛ је постао ИЕЕЕ Стд. 1364-1995. Значајно ревидирана верзија објављена је 2001: ИЕЕЕ Стд. 1364-2001. Дошло је до даље ревизије 2005. године, али је то само додало неколико мањих измена.
- Аццеллера је такође развила нови стандард, СистемВерилог, који проширује Верилог.
- СистемВерилог је постао ИЕЕЕ стандард (1800-2005) 2005. године.
Како је Верилог користан?
Верилог ствара ниво апстракције који помаже да се сакрију детаљи његове имплементације и технологије.
На пример, Д флип-флоп дизајн би захтевао знање о томе како транзистори треба да буду распоређени да би се постигао ФФ покренут позитивном ивицом и која су времена пораста, пада и ЦЛК-К потребна да се вредност закачи на флоп између много других детаља оријентисаних на технологију.
Расипање снаге, тајминг и способност покретања мрежа и других промашаја такође захтевају детаљније разумевање физичких карактеристика транзистора.
Верилог нам помаже да се фокусирамо на понашање и оставимо остало да се реши касније.
Предуслови
Пре него што научите Верилог, требало би да имате основно знање о ВЛСИ Десигн језику.
- Требало би да знате како функционишу логички дијаграми, Булова алгебра, логичке капије, комбинациона и секвенцијална кола, оператори итд.
- Требало би да знате о концептима анализе статичког времена као што су време подешавања, време задржавања, критична путања, ограничења фреквенције такта итд.
- АСИЦ и ФПГА основе и концепти синтезе и симулације.
Публика
Наш Верилог водич је дизајниран да помогне почетницима, инжењерима дизајна и верификационим инжењерима који су вољни да науче како да моделирају дигиталне системе у Верилог ХДЛ-у да би омогућили аутоматску синтезу. До краја овог водича стећи ћете средњи ниво стручности у Верилогу.
Проблем
Уверавамо вас да нећете наћи никакав проблем са Верилог водичем. Али ако постоји грешка, поставите питање у контакт форму.